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由于频谱是一个有限的资源，所研究的各种调制方式的一个主要设计思想就是减小传输带宽，提高频谱利用率。 然而，在一些应用中，如宇宙通信，我们要考虑抗干扰能力，在保密通信中要考虑信号隐蔽能力。在民用通信中要考虑通信系统的多址能力，抗阻塞能力。
扩频技术是解决以上问题的有效措施。早期扩频通信主要应用是在卫星通信、保密通信。
扩频系统则是将发送的信息扩展到一个很宽的频带上，通常要比发送的信息带宽宽很多。在接收端，通过相关检测恢复出发送的信息。
1. 全数字锁相环（DPLL）工作原理：
工作原理： 码元速率为fo，晶体振荡频率必须为2Nfo（N必须为大于0的整数），2分频整形后产生0相、π/2相脉冲，再经N分频后即得本地定时時钟fT頻率。但其相位必须经接收的基准脉冲进行校正。N越大，锁定后的相位误差越小。
2.高速晶体选择
工作条件：高稳定晶体振荡频率的选择
码元速率为fo，晶体振荡频率必须为2Nfo，N必须为整数，N越大，锁定后的相位误差越小。
否则电路无法工作。
设计中：选发送端位同步信号速率为256b/s，取N＝16，接收端时钟频率为：
f＝32.768KHz；（RNE32768061）32.768khz 12.5pf 时钟晶振应用在扩频通信电路中
3.发射机部分设计
发射机基带数字部分的设计包括低速M序列和高速M序列的生成、巴克码的生成、序列的扩频和数据帧的生成，这些都可以利用maxplus2软件编程实现，然后通过PC机的com口将编程实现的功能烧写到目标芯片FPGA芯片中，从而实现产生扩频基带数字信号；发送机模拟部分的功能主要是实现将数字基带信号调制成模拟信号并发送到接收端。
整个发射机的设计具体步骤如下：
1．分频电路的产生
因为高速M序列的速率为256b/s和低速M序列的速率为32b/s，已知输入晶振频率是4.096kHz，要产生256b/s和32b/s的触发频率，工作示意如下：
4.096KHz 256Hz 32Hz
4.接收部分
如下图所示，接收端分为DPSK解调、归零码变换、位同步、帧同步，本地M序列和解扩6个 模块，最后4个用软件设计实现。
图 接收端设计框图 设计及制造的电路板详见主图
经示波器测试频率值正常
